电子工程师指从事各式电子开发和音信编造考虑、教学、产物计划、科技拓荒、坐蓐和管束等处事的高级工程本领人才。大凡分为硬件工程师和软件工程师。

　　硬件工程师：要紧担任电道认识、计划;并以电脑软件为器械举办PCB计划，待工场PCB创造完毕而且焊接好电子元件之后举办测试、调试;

　　软件工程师：要紧担任单片机、DSP、ARM、FPGA等嵌入式标准的编写及调试。FPGA标准有时属硬件工程师处事范围。

　　是人就会出错，况且是工程师呢?固然斗转星移，工程师们却时时犯同样的差池!下面，就请诸君对号入座，看看我方有没有中招。

　　点评：市集上不存正在5K的阻值，最切近的是 4.99K(精度1%)，其次是5.1K(精度5%)，其本钱分离比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值唯有1、1.5、2.2、 3.3、4.7、6.8几个种别(含10的整数倍);仿佛地，20%精度的电容也唯有以上几种值，即使选了其它的值就务必运用更高的精度，本钱就翻了几 倍，却不行带来任何好处。

　　点评：硬件上许多电气性子直领受软件管造，但软件是时时发作不料的，标准跑飞了之后无法预感会有什么操作。计划者应确保不管软件做什么样的操作硬件都不应正在短时代内发作恒久性损坏。

　　这点逻辑用74XX的门电道搭也行，但太土，仍然用CPLD吧，显得高等多了

　　点评：74XX的门电道只几毛钱，而CPLD起码也得几十块。本钱升高了N倍不说，还给坐蓐、文档等处事填凑数倍的处事。

　　点评：自愿布线势必要占用更大的PCB面积，同时出现比手动布线多许多倍的过孔，正在批量很大的产物中，PCB厂家贬价所斟酌的身分除了商务身特殊，便是线宽和过孔数目，它们分离影响到PCB的造品率和钻头的花费数目，勤俭了供应商的本钱，也就给贬价找到了缘故。

　　点评：低功耗计划并不只仅是为了省电，更多的好处正在于下降了电源模块及散热编造的本钱、因为电流的减幼也省略了电磁辐射和热噪声的扰乱。跟着开发温度的下降，器件寿命则相应延伸(半导体器件的处事温度每升高10度，寿命则缩短一半)

　　点评：信号须要上下拉的来由许多，但也不是个个都要拉。上下拉电阻拉一个纯粹的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安 级，现正在的编造往往是地方数据各32位，或者尚有244/245隔断后的总线及其它信号，都上拉的话，几瓦的功耗就耗正在这些电阻上了(不要用8毛钱一度电 的看法来应付这几瓦的功耗)。

　　点评：不必的I/O口即使悬空的话，受表界的一点点扰乱就或者成为再三振荡的输入信号了，而MOS器件的功耗基础取决于门电道的翻转次数。即使把它上拉的话，每个引脚也会有微安级的电流，因而最好的措施是设成输出(当然表面不行接其它有驱动的信号)

　　点评：FGPA的功耗与被运用的触发器数目及其翻转次数成正比，因而统一型号的FPGA正在分歧电道分歧光阴的功耗或者相差100倍。尽量省略高速翻转的触发器数目是下降FPGA功耗的根底手段。

　　点 评：对付内部不太繁复的芯片功耗是很难确定的，它要紧由引脚上的电流确定，一个ABT16244，没有负载的线毫安，但它的目标是每个脚可 驱动60毫安的负载(如成婚几十欧姆的电阻)，即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

　　存储器有这么多管造信号，我这块板子只须要用OE和WE信号就能够了，片选就接地吧，云云读操作时数据出来得疾多了。

　　点评：大部门存储器的功耗正在片选有用时(不管OE和WE若何)将比片选无效时大100倍以上，因而应尽或者运用CS来管造芯片，而且正在满意其它哀求的境况下尽或者缩短片选脉冲的宽度。

　　点评：除了少数特定信号表(如100BASE-T、CML)，都是有过冲的，只须不是很大，并不必建都须要成婚，纵然成婚也并非要成婚得最好。象TTL的输 出阻抗不到50欧姆，有的乃至20欧姆，即使也用这么大的成婚电阻的话，那电流就出格大了，功耗是无法领受的，此表信号幅度也将幼得不行用，再说大凡信号 正在输出高电太平输出低电平常的输出阻抗并纷歧样，也措施做到所有成婚。因而，TTL、LVDS、422等信号的成婚只须做到过冲能够领受即可。

　　点 评：硬件只是搭个舞台，唱戏的却是软件，总线上险些每一个芯片的访谒、每一个信号的翻转差不多都由软件管造的，即使软件能省略表存的访谒次数(多运用寄存 器变量、多运用内部CACHE等)、实时呼应结束(结束往往是低电平有用并带有上拉电阻)及其它争对全体单板的特定手段都将对下降功耗作出很大的献。

　　点评：编造的惩罚才具瓜葛到多种多样的身分，正在通讯生意中其瓶颈大凡都正在存储器上，CPU再疾，表部访谒疾不起来也是徒劳。

　　点 评：CACHE的增大，并不必定就导致编造功能的升高，正在某些境况下紧闭CACHE反而比运用CACHE还疾。来由是搬到CACHE中的数据务必获得多次 反复运用才会升高编造效力。因而正在通讯编造中大凡只掀开指令CACHE，数据CACHE纵然掀开也只局部正在部门存储空间，如货仓部门。同时也哀求标准计划 要分身CACHE的容量及块巨细，这涉及到要害代码轮回体的长度及跳转限造，即使一个轮回刚比如CACHE大那么一点点，又正在再三轮回的话，那就惨了。

　　点评：对付搬砖头来说，两片面该当比一片面的效力高一倍;对付作画来说，多一片面只可帮倒忙。运用几个CPU需对生意有较多的清楚后才力确定，尽量省略两个CPU间和洽的价值，使1+1尽或者切近2，万万别幼于1。

　　点评：真正的DMA是由硬件抢占总线后同时启动两头开发，正在一个周期内这边读，那处些。但许多嵌入CPU内的DMA只是模仿云尔，启动每一次DMA之前要做 不少计算处事(设肇始地方和长度等)，正在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要疾少许(不须要取指令， 没有轮回跳转等格表处事)，但即使一次只搬几个字节，还要做一堆计算处事，大凡还涉及函数挪用，效力并不高。因而这种DMA只对大数据块才合用。

　　点评：总的来说去偶电容越多电源当然会更安定，但太多了也有倒霉身分：华侈本钱、布线障碍、上电抨击电流太大等。去偶电容的计划要害是要选对容量而且放对地方，大凡的芯片手册都有争对去偶电容的计划参考，最好按手册去做。

　　点 评：信号出现反射的来由是线道阻抗的不服均酿成的，成婚的主意便是为了 使驱动端、负载端及传输线的阻抗变得切近，但能否成婚得好，与信号线正在PCB上的拓扑构造也有很大合连，传输线上的一条分支、一个过孔、一个拐角、一个接 插件、分歧身分与地线间隔的更改等都将使阻抗出现转变，况且这些身分将使反射波形变得分表繁复，很难成婚，因而高速信号仅运用点到点的格式，尽或者地省略 过孔、拐角等题目。

　　点评：哀求用户庄重按手册操作是没错的，但用户是人，就有出错的期间，不行说碰错一个键就死机，插错一个插头就烧板子。因而对用户或者犯的各式差池务必加以守卫。

　　点评：对付各式对表的硬件接口应有足够的兼容性，不行由于对方信号不服常，你就歇着了。它不服常只应影响到与其相合的那部门效力，而其它效力应能平常处事，不应彻底罢工，乃至恒久损坏，况且一朝接口光复，你也应顷刻光复平常。

　　咱们的编造哀求这么高，包含MEM、CPU、FPGA等完全的芯片都要选最疾的。

　　点评：正在一个高速编造中并不是每一部门都处事正在高速状况，而器件速率每升高一个品级，代价差不多要翻倍，此表还给信号完善性题目带来极大的负面影响。

　　幼容量电容高频信号易通过，大容量电容低频信号易通过。大电容正在低频时能供应好的通道，而正在高频时因为其寄生电感的存正在阻抗将变大而无法供应滤波通道，因而大电容不行滤高频，而幼电容正在低频时阻抗太大而无法供应滤波通道，因而不行共统一电容滤高频和低频。

　　电容并联的好处：正在于增大容值，减幼容抗。并联数目越多，成绩越鲜明，只是本钱就越高。 电解是用来滤低频，陶瓷是用来滤高频的。其它，电解有走电电流，所今后面正在接陶瓷来清除走电流的。

　　正在开合电源中，两个电容并联的效率为电容大的阿谁是用来滤波的，幼的阿谁电容是用来清除大的电容正在高频时出现的感性性子的!

　　1、滤波效率：正在电源电道中，整流电道将交换形成脉动的直流，而正在整流电道之后接入一个较大容量的电解电容，应用其充放电性子，使整流后的脉动直流电压形成相比照较安祥的直流电压。

　　2、耦合效率：正在低频信号的传达与放大经过中，为防守前后两级电道的静态处事点互相影响，常采用电容藕合.为了防取信号中韵低频分量亏损过大，大凡总采用容量较大的电解电容。

　　3、退耦电容：并接于放大电道的电源正负极之间，防守由电源内阻造成的正反 馈而惹起的寄生振荡。

　　4、旁道电容：正在交直流信号的电道中，将电容并接正在电阻两头或由电道的某点跨接到大多电位上，为交换信号或脉冲信号设备一条通道，避免交换信号因素因通过电阻出现压降衰减。